FPGA工程师

要准备的FPGA、数字IC设计、数字IC验证基础知识，后续还会更新目录和配套的解答，有相关题目也可以留言解答 （1）MOS管相关的门电路，非门，与非门，或非门（一般是两输入与非、或非，有的笔试也考过三输入与非或非）；  FPGA和数字IC笔试——MOS管逻辑表达式 https://www.nowcoder.com/discuss/939999?source_id=profile_create_nctrack&channel=-1数字IC笔试题（3）——TTL和CMOS电路 https://www.nowcoder.com/discuss/934634?source_id=profile...

很多同学非常重视技术面试和主管面，但是我想和大家强调一下HR面也是非常重要的，一些公司的HR权力挺大，起码能让你挂掉面试或者offer排名低。    实际上，HR面是有一套固定套路的，接下来，请听我细细道来。   HR面一般是放在最后一面，比如zeku是技术面+主管面+HR面，联发科一般是技术面+主管面+HR电话沟通，中兴和华为是技术面+主管面，没有单独的HR面。   通常，HR面试时间是30分钟~1小时，如果是线下的面试有时候会短一点。    对于HR面，有哪些常见的问题？应当做那些准备呢？        1. 自我介绍   自我介绍必不可少，开头肯定要来一段的，自我介绍也是可以预留一些提问...

求大佬帮忙看看简历，FPGA、嵌入式相关。给些建议  感激不尽想去科研院所或 国企 事业单位。现在在纠结：再写一篇小水论文和专利，还是找个厂实习感觉兼顾的话有点费劲。现在有几个实习1.开源芯片研究院  cpu2.中科驭数 FPGA  PCIE  存储相关还有一些做嵌入式的小厂航天的暑期实践根本没机会其他军工的也都石沉大海大佬给点建议呜呜呜感激

985本西交硕，机械专业。研二上学期有半年实习经历，接触到了FPGA因此想尝试一下。目前跟着b站野火学习了iic/uart/AXI4 DDR3读取控制/UDP以太网/HDMI如果想要从事FPGA相关工作，接下来应该具体储备哪些知识，做哪些相关项目。诚心请教，感谢每一位愿意评论的同学。

01 基本情况   双非本科（前1%，国家奖学金），保送985硕士（硕士排名前10%），重点实验室，有负责FPGA大项目的经历，相关学科竞赛国家级奖项多项，专利多项。   投递岗位：FPGA、数字IC设计、通信算法。       受本科学历的影响，也遇到一些公司没有过简历、offer压价等现象，但是最终结果还是好的。   02 找工作动态    3月份开始投实习，6月份开始投提前批，8月中旬基本结束秋招，9月初彻底结束秋招。   2.1 找实习    不管能不能去实习，先投几个。    在找工作过程中，大厂的实习经历是一个加分项，当然这个也需要自己做出权衡，现在很多公司在6、7、8月份就开始笔...

内容：数字IC设计、FPGA、数字IC验证，芯片类笔试题，做完这些要理解总结，笔试应对没啥问题   欢迎和FPGA探索者聊一聊：扣扣群：917389555    数字IC设计     【收藏！】FPGA数字IC求职必备知识点目录——持续更新     https://www.nowcoder.com/discuss/959891            兆易创新数字ic笔试题       做题：https://www.nowcoder.com/discuss/500023?type=post&order=recall&pos=&page=1&ncTraceId=&a...

双非本硕研一，目前的方向是FPGA。听师兄们说，今年FPGA岗位基本不要双非院校。请问各位大佬是真的吗

同步FIFO是笔试面试经常遇到的问题，常见于面试的手撕代码过程中。掌握同步FIFO有利于对异步FIFO的理解。   本文目录如下：   1.  FIFO 简介及用途；   2.  同步 FIFO 接口；   3.  双口 RAM 接口；   4.  基于双口 RAM 的同步 FIFO 结构；   5.  读写地址产生逻辑；   6.  空满信号产生逻辑；   7.  全部代码          1. FIFO 简介   FIFO （先入先出, First In First Out ）存储器，在 FPGA 和数字 IC 设计中非常常用。 根据接入的时钟信号，可以分为同步 FIFO 和异步 FIF...

据可靠消息，联发科会在6月30号进行第一批笔试，比以往要提前了半个月左右。今天【FPGA探索者】给大家分享一下联发科的数字IC相关岗位笔试相关流程及注意点，帮助大家做个心理准备。    1. 笔试整体流程   时间安排：19:00开始，20:30结束，一个半小时做题时间，全程有摄像头监控，手机扫码监控（可用于上传做题的图片）；   数字IC类的笔试一般全部是简答题，前面大概是9个必做题，后面复合题里一般是3个题选2个做，做题可以用草稿纸，然后用手机拍照上传。   建议提前15分钟先登进去等着，如果进不去赶紧联系邮件里的人员帮忙解决；   做题过程中不要做让人容易引起误会的事情，退出不相干的电脑...

收集样本562例，其中10个非应届毕业生，其余552个为应届硕士毕业生，以四川、江苏、陕西、北京、上海、广东等地人数占比较多。    经过系统交叉分析，43%以上为双211及以上，78%以上的硕士学校为211及以上或海外留学。64%以上的同学比预期薪资多拿至少5w，其中有10%以上的比预期多了15w以上！    转载请联系【FPGA探索者】，未经允许不可用于商业用途。       本文首发于公众号【FPGA探索者】。       本科学历     本科学历中，23%以上为985，47.33%的为211及以上，相比8月份调查比例略有上升。          硕士学历               ...

这个时候，你已经会使用FPGA了，但是还有很多事情做不了（比如PID算法、OFDM等），因为理论没学好。1、数电应该是是基本功，在这里不用多说，可以再熟悉语法规则和编译器编译完代码，就打开RTL图，看一下综合出来是什么样的电路，以及也看下学习fpga正确的打开方式：2、数电掌握后，可以看下《什么是硬件以及什么是软件》。在这一阶段，推荐的教材是《Verilog传奇》、《Verilog HDL高级数字设计》或者是《用于逻辑综合的VHDL》~3、状态机掌握后，你就可以独立完成中小规模的数字电路设计，像交通灯、电子琴、DDS等等，推荐的教材是《Verilog HDL应用程序设计实例精讲》。在这一阶段，...

算是技术+HR。先问对我们了解吗，有什么了解（巴拉巴拉几句话来回说，说什么光刻机老大）1.本科成绩、数学物理成绩、硕士成绩、考研成绩、生源地、高考成绩……2.项目介绍FPGA设计思路或流程（我说的top dowm 分模块设计）如何保证新加模块和原程序不冲突，能正确运行（我答的规定好模块输入输出信号的形式，如脉冲还是电平，根据时序和仿真调试）跨时钟域的理解和解决（慢时钟到快时钟，打两拍降低亚稳态概率）3.薪资18W-28W，有绩效什么的我没太注意听，最后就是自己给一个点 ，他们去评估，我给的22W（第一次谈薪不会）4.户口问题，三选一 需要，都行，不要（我选的要，说什么打算北京发展，老家是河北啥的）5.有无其他offer（有一个，但是更喜欢这个。。。。玛德感觉踩坑了）6.第一份工作希望是什么样的单位？有什么要求？（希望氛围好，技术高，能学到东西啥的，瞎说了一通，被打断了，可能觉着我太扯了）6.反问：部门研究方向：FPGA+DSP ，ADC DAC精密仪器驱动 高速信号处理 ，光电转换等。还问了需要具备哪些知识，面试官建议多学学啥的，不要局限于一家公司大概35分钟，应该是G了电子

转正答辩有2种，一种是实习生希望通过转正来获得秋招的offer，一种是入职的新员工试用期结束后的转正。从我的经历来看，后者比前者还有简单，根据心理学的“登门槛”效应，已经拿到offer了并试用的，转正其实是走个过场。对于在校学生去实习期望拿到offer的来说，才是稍具难度的，下面咱们聊聊怎样才能顺利通过转正答辩。   很多同学热衷于投递实习，除了获得一份实习经历和不菲的报酬之外，能够通过实习转正获得秋招offer也是非常吸引人的，比如软件类的腾讯、阿里，芯片类的平头哥、高通等公司的转正几率都很高。   1.  第一步，搞清楚答辩是啥   答辩就是——汇报过往的工作，希望能够获得认可！   说到...

刚结束豪威科技的一面，面试的岗位是FPGA开发，zoom线上面试，两位面试官。   先是自我介绍，然后聊了会个人经历就马上进入了项目相关的问题。   有问到各个模块的时钟来源，项目一共使用了多少逻辑资源，PLL的时钟来源，   IP核的设置步骤，使用的通讯接口有哪些信号线，时钟的频率，跨时钟域的数据   处理。   因为我在项目中主要负责数据通信部分，所以问的问题基本都是围绕数据通信的方面，   可能会有二面。   面试EXP+1。