题意整理

       题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，题目要求检测前三位和后三位，不要求检测中间三位，如果把如果把中间的XXX,分别列出：000，001，010，011，100，101，110，111，分别检测，代码过于累赘，考虑分别检测前三位和后三位，分成两个小段的序列检测。当前三位信号和后三位信号同时匹配时，把匹配信号match拉高。

值得注意的是：当前N位数值匹配则N+1位是否匹配，当出现某一位不匹配时，注意不一定从第一位开始重新判断，例如出现前两位数值为01，第三位数值出现0，不匹配目标序列，但第三位数值符合第一位数值，可以继续判断下一位是否匹配目标序列的第二位，而不需要从第一位开始。

题解主体

       对于序列检测题目，常规的解法有两种：状态机法和序列缓存对比法。

状态机法的过程类似于题意理解中提到的过程：在初始状态中，先判断第一位是否符合，若符合则进入下一个状态，判断第二位是否符合；若第一位不符合则保持在初始状态，直到第一位匹配。如前两位匹配，则判断第三位是否符合，若第一位匹配，最新输入的数值和目标序列的第二位不匹配，则根据最新一位是否匹配第一位，进入第一位匹配状态或者初始状态。依次类推。

序列缓存对比法，则是将九个时刻的数据缓存，作为一个数组，每个时刻的输入位于数组的末尾，数组其它元素左移，把最早输入的数据移出。然后截取数组的前三位和目标序列011对比，截取数组的后三位和目标序列110对比，如果两段数组都和目标序列相等，则说明出现目标序列。

序列缓存对比法在实现上比较简单，本题采用该方法实现。首先声明一个数组，缓存九个时刻的a输入的数值。移位可以通过位截取操作和位拼接操作实现：a_tem[7:0]表示截取a_tem的低7位，{a_tem[7:0],a}表示把a_tem[7:0]和新输入的数值a拼接，a位于低位。

       reg [8:0] a_tem;

       always @(posedge clk or negedge rst_n)

              if (!rst_n)

                     begin

                            a_tem <= 9'b0;

                     end

              else

                     begin

                            a_tem <= {a_tem[7:0],a};

                     end

然后截取数组的前三位和目标序列011对比，截取数组的后三位和目标序列110对比，分别声明两个变量表示两个子序列对比的结果。

       reg match_f;

       reg match_b;

       always @(posedge clk or negedge rst_n)

              if (!rst_n)

                     begin

                            match_f <= 1'b0;

                     end

              else if (a_tem[9:7] == 3'b011)

                     begin

                            match_f <= 1'b1;

                     end

              else

                     begin    

                            match_f <= 1'b0;

                     end

       always @(posedge clk or negedge rst_n)

              if (!rst_n)

                     begin

                            match_b <= 1'b0;

                     end

              else if (a_tem[2:0] == 3'b110)

                     begin

                            match_b <= 1'b1;

                     end

              else

                     begin    

                            match_b <= 1'b0;

                     end

当两个子序列都匹配时，拉高match信号。

       assign match = match_b && match_f;        

参考答案

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output match
	);

	reg [8:0] a_tem;
	reg match_f;
	reg match_b;
	
	always @(posedge clk or negedge rst_n)
		if (!rst_n)
			begin 
				match_f <= 1'b0;
			end
		else if (a_tem[8:6] == 3'b011)
			begin
				match_f <= 1'b1;
			end
		else 
			begin	
				match_f <= 1'b0;
			end

	always @(posedge clk or negedge rst_n)
		if (!rst_n)
			begin 
				match_b <= 1'b0;
			end
		else if (a_tem[2:0] == 3'b110)
			begin
				match_b <= 1'b1;
			end
		else 
			begin	
				match_b <= 1'b0;
			end
			
	always @(posedge clk or negedge rst_n)
		if (!rst_n)
			begin 
				a_tem <= 9'b0;
			end
		else 
			begin
				a_tem <= {a_tem[7:0],a};
			end
			
	assign match = match_b && match_f;
endmodule