SystemVerilog中functioncoverage
本文中所有出现的仿真截图均是在VCS2019.06下进行。
什么是功能覆盖率
功能覆盖率是用户定义的度量标准，用于度量验证中已执行的设计规范的比例。
功能覆盖主要有两种：
1、面向数据的覆盖率：主要是检查数据值的组合逻辑是否会发生，我们通过编写coverage group, coverage points和across coverage, 我们获得面向数据的功能覆盖率大小。
2、面向控制导向的覆盖率：主要是检查行为序列是否已发生。我们可以通过编写SystemVerilog断言来获得断言覆盖率
覆盖模型是使用Covergroup构造定义的。一般来说，我们使用的Covergroup构造是用户定义的类型。该结构只需要编写一次，并且可以在不同的上下文中创建该类型的多个实例。
covergroup cov_grp @(posedge clk); cov_p1: coverpoint a; endgroup cov_grp cov_inst = new();
ex2：
covergroup cov_grp; cov_p1: coverpoint a; endgroup cov_grp cov_inst = new(); @(abc) cov_inst.sample();
上述例子中，会在指定的abc变化时才采样。
定义覆盖点
一个覆盖组可以包含一个或多个覆盖点。覆盖点可以是整数变量或整数表达式。每个覆盖点都与“ bin”关联。在每个采样时钟模拟器上，将增加关联的bin值。
ex1：
自动创建bin：
将为coverpoint变量范围的每个值自动创建一个bin。这些称为自动或隐式bin。
对于“ n”位的整数coverpoint变量，将创建2^n个bin，但是最多为64个，当2^n大于64时，每个bin不再是一个值，而是2^n/64。
module cov; logic clk; logic [7:0] addr; logic wr_rd; covergroup cg @(posedge clk); c1: coverpoint addr; c2: coverpoint wr_rd; endgroup : cg cg cover_inst = new(); ... endmodule
上述代码将自动创建如下bins：
for addr: c1.auto[0:3] c1.auto[4:7] c1.auto[8:11] … c1.auto[252:255]，只有64个bins。
for wr_rd: c2.auto[0] c2.auto[1]
ex2:
显示定义bins：
在覆盖点标识符之后，在大括号{}中显式声明了bin，以及bins关键字，后跟bin名称和变量值/范围。
module cov;
logic clk;
logic [7:0] addr;
logic wr_rd;
covergroup cg @(posedge clk);
c1: coverpoint addr { bins b1 = {0,2,7};
bins b2[3] = {11:20};
bins b3 = {[30:40],[50:60],77};
bins b4[] = {[79:99],[110:130],140};
bins b5[] = {160,170,180};
bins b6 = {200:$};
bins b7 = default;}
c2: coverpoint wr_rd {bins wrrd};
endgroup : cg
cg cover_inst = new();
...
endmodule 其中（左右滑动）：bins b1 = {0,2,7 }; //bin “b1” increments for addr = 0,2&nbs***bsp;7
bins b2[3] = {11:20}; //creates three bins b2[0],b2[1] and b2[3].and The 11 possible values are
//distributed as follows: (11,12,13),(14,15,16) and (17,18,19,20) respectively.
bins b3 = {[30:40],[50:60],77}; //bin “b3” increments for addr = 30-40&nbs***bsp;50-60&nbs***bsp;77
bins b4[] = {[79:99],[110:130],140};//creates 43 bins
bins b5[] = {160,170,180}; //creates 3 bins
bins b6 = {200:$}; //bin “b6” increments for addr = 200 to max value i.e, 255.
default bin; // catches the values of the coverage point that do not lie within any of the defined bins
翻转覆盖
可以通过指定序列value1 => value2覆盖点的翻转。它表示覆盖点值从value1到value2的翻转。序列可以是单个值或范围，值1 =>值2 =>值3…。
range_list_1 => range_list_2
covergroup cg @(posedge clk);
c1: coverpoint addr{ bins b1 = (10=>20=>30);
bins b2[] = (40=>50),(80=>90=>100=>120);
bins b3 = (1,5 => 6, 7);}
c2: coverpoint wr_rd;
endgroup : cg 其中（左右滑动）：ignore_bins与illegal_bins
通过将覆盖点相关联的一组值显示指定为ignore_bins，可以将它们明确排除在覆盖范围之外。ex：
module tb;
bit [2:0] mode;
covergroup cg;
coverpoint mode {
bins range[] = {[0:1],[2:3],[4:7]};
ignore_bins rang ={[4:7]};
}
endgroup
initial begin
cg cg_inst = new();
for (int i = 0; i < 5; i++) begin
#10 mode = i;
$display ("[%0t] mode = 0x%0h", $time, mode);
cg_inst.sample();
end
$display ("Coverage = %0.2f %%", cg_inst.get_coverage());
end
endmodule 代码添加前后，对比如下：
交叉覆盖
在覆盖点或变量之间指定了交叉覆盖。交叉覆盖是使用交叉构造指定的。表达式必须首先明确定义覆盖点。
1、通过cover_point名称进行交叉覆盖
bit [3:0] a, b; covergroup cg @(posedge clk); c1: coverpoint a; c2: coverpoint b; c1Xc2: cross c1,c2; endgroup : cg
bit [3:0] a, b; covergroup cov @(posedge clk); aXb : cross a, b; endgroup
bit [3:0] a, b, c; covergroup cov @(posedge clk); BC : coverpoint b+c; aXb : cross a, BC; endgroup
module tb;
bit [3:0] mode,mode1;
covergroup cg;
model: coverpoint mode {
bins range[] = {[0:1],[2:3],[4:15]};
type_option.weight=0;
}
model1: coverpoint mode1 {
bins range[] = {[0:1],[2:3],[4:15]};
type_option.weight=0;
}
modelxmodel1:cross model,model1;
endgroup
initial begin
cg cg_inst = new();
for (int i = 0; i < 5; i++) begin
#10 mode = i;mode1 = 5-i;
$display ("[%0t] mode = 0x%0h", $time, mode);
cg_inst.sample();
end
$display ("Coverage = %0.8f %%", cg_inst.get_coverage());
end
endmodule 
modelxmodel1:cross model,model1{
ignore_bins a=binsof(model)intersect{0}&&binsof(model1)intersect{5};
} 则覆盖率变为4/255，如下所示： 
覆盖选项
1、at_least
每个bins的最小匹配数。命中计数小于该数目的bins不视为已覆盖。默认值为“ 1”。
2、auto_bin_max
没有为coverpoint明确定义bins时自动创建bins的最大数量。
默认值为“ 64”。
3、cross_auto_bin_max
没有默认值，它是无界的。
covergroup cg @(posedge clk);
c1: coverpoint addr { option.auto_bin_max = 128;}
c2: coverpoint wr_rd { option.atleast = 2;}
c1Xc2: cross c1, c2 { option.cross_auto_bin_max = 128;}
endgroup : cg 欢迎点赞，关注，分享~~， 本文原发于微信公众号【 数字ic小站 】
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