题解 | #任意小数分频#

题解的方式是一个输出周期是输入周期的8.7倍，但是可以换算过来就是10个输出周期是输入周期的87倍
这样就可以做到在87个输入下输出10个时钟即可，但是呢，不可能做到占空比是50，并且每一个周期的占空比是一致的
所以就可以采取拼接的方式，具体做法为这个倍数相邻的两个整数为拼接周期信号，其次就是两个信号的总周期个数加起来为10
由此题可知两个信号为8分频和9分频，两者要输出周期总共为10个，加起来为87个输入周期，所以可得8为3,9为7
    

`timescale 1ns/1ns

module div_M_N(
 input  wire clk_in,
 input  wire rst,
 output wire clk_out
);
parameter M_N = 8'd87; 
parameter c89 = 8'd24; // 8/9时钟切换点
parameter div_e = 5'd8; //偶数周期
parameter div_o = 5'd9; //奇数周期
//*************code***********//
    
    //题解的方式是一个输出周期是输入周期的8.7倍，但是可以换算过来就是10个输出周期是输入周期的87倍
    //这样就可以做到在87个输入下输出10个时钟即可，但是呢，不可能做到占空比是50，并且每一个周期的占空比是一致的
    //所以就可以采取拼接的方式，具体做法为这个倍数相邻的两个整数为拼接周期信号，其次就是两个信号的总周期个数加起来为10
    //由此题可知两个信号为8分频和9分频，两者要输出周期总共为10个，加起来为87个输入周期，所以可得8为3,9为7
    
    
    reg    [6:0]    cnt_MN;
    reg    [2:0]    cnt_8;
    reg    [3:0]    cnt_9;        //注意这个奇数的分频信号并不要求占空比为50，所以计数器直接设计为这个
    
    reg    clk_MN;
    
    always@(posedge clk_in or negedge rst)
    begin
        if(!rst)
            cnt_MN <= 7'b0;
        else if(cnt_MN == M_N - 1'b1)
            cnt_MN <= 7'b0;
        else
            cnt_MN <= cnt_MN + 1'b1;
    end
    
    
    //***************8/9时钟切换*****************//
    always@(posedge clk_in or negedge rst)
    begin
        if(!rst)
            begin
                cnt_8 <= 3'b0;
                cnt_9 <= 4'b0;
            end
        else if(cnt_MN < c89)
            begin
                cnt_9 <= 4'b0;
                if(cnt_8 == div_e - 1'b1)
                    cnt_8 <= 3'b0;
                else
                    cnt_8 <= cnt_8 + 1'b1;
            end
        else if(cnt_MN >= c89)
            begin
                cnt_8 <= 3'b0;  
                if(cnt_9 == div_o - 1'b1)
                    cnt_9 <= 4'b0;
                else
                    cnt_9 <= cnt_9 + 1'b1;
            end
    end
    
    always@(posedge clk_in or negedge rst)
    begin
        if(!rst)
            clk_MN <= 1'b0;
        else
            begin
                if(cnt_MN < c89)
                    begin
                        if(cnt_8 == 3'b0 || cnt_8 == div_e / 2)  
                            clk_MN <= ~clk_MN;
                        else
                            clk_MN <= clk_MN;
                    end
                else if(cnt_MN >= c89)
                    begin
                        if(cnt_9 == 4'b0 || cnt_9 == (div_o - 1'b1) / 2)
                            clk_MN <= ~clk_MN;
                        else
                            clk_MN <= clk_MN;
                    end
            end
    end
    
    assign clk_out = clk_MN;

//*************code***********//
endmodule