题解 | #根据状态转移图实现时序电路#

`timescale 1ns/1ns

module seq_circuit(
   input                C   ,
   input                clk ,
   input                rst_n,
 
   output   wire        Y   
);

    reg q0, q1;
    always @(posedge clk or negedge rst_n) begin
        if(rst_n == 1'b0)
            q0 <= 1'b0;
        else 
            q0 <= (~C & q0) | (C & ~q1);            
    end

    always @(posedge clk or negedge rst_n) begin
        if(rst_n == 1'b0)
            q1 <= 1'b0;
        else
            q1 <= (~C & q0) | (C & q1);
    end

    assign Y = q1 & (C | q0);
endmodule