题解 | #时钟分频（偶数）#

`timescale 1ns/1ns

module even_div
    (
    input     wire rst ,
    input     wire clk_in,
    output    wire clk_out2,
    output    wire clk_out4,
    output    wire clk_out8
    );
//*************code***********//
reg [2:0] cnt;
always@(posedge clk_in or negedge rst)begin
    if(!rst)
    cnt <= 3'd111;
    else
    cnt<= cnt+1;
end

assign clk_out2 = ~cnt[0];
assign clk_out4 = ~cnt[1];
assign clk_out8 = ~cnt[2];

//*************code***********//
endmodule

直接画波形赋初值比较简单。。