题解 | #数据选择器实现逻辑电路#

`timescale 1ns/1ns

module data_sel(
   input             S0     ,
   input             S1     ,
   input             D0     ,
   input             D1     ,
   input             D2     ,
   input             D3     ,
   
   output wire        Y    
);

assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 | S0&D3);
     
endmodule

module sel_exp(
   input             A     ,
   input             B     ,
   input             C     ,
   
   output wire       L            
);
// L=A∙B+A∙~C+B∙C
wire S1,D3,D1;
reg S0 = 1,D2=1,D0=1;
data_sel u1 (S0,S1,D0,D1,D2,D3,Y);
assign S1 = C;
assign D3 = B;
assign D1 = A;
assign L = Y;
endmodule

可将C视为选择信号，控制Y输出A或B信号。