题解 | #任意小数分频#

`timescale 1ns/1ns

module div_M_N(
 input  wire clk_in,
 input  wire rst,
 output wire clk_out
);
parameter M_N = 8'd87; 
parameter c89 = 8'd24; // 8/9时钟切换点
parameter div_e = 5'd8; //偶数周期
parameter div_o = 5'd9; //奇数周期
//*************code***********//
//87/10，周期计数法，即输入87周期clk_in，出10周期clk_out。
//8.7在8和9 之间，来用8分频和9分频去配比。假设8分频x个，九分频y个
//x+y=10;8*x+9*y=87;x=3,y=7。
//那么计数标志可以是，前24个周期输入输出八分频时钟、后63发周期输出9分频时钟
reg [6:0]cyc_cnt ; //输入总周期计数
reg [3:0]clk_cnt ; 
reg div_flag ;
reg clk_out_r;

//计数87
always@(posedge clk_in or negedge rst)begin
    if(~rst)begin
        cyc_cnt <= 0;
    end
    else if(cyc_cnt == M_N - 1 )begin
        cyc_cnt <= 0;
    end
    else begin
        cyc_cnt <= cyc_cnt + 1;
    end
end
//flag 翻转规则，在24和87时翻转
always@(posedge clk_in or negedge rst)begin
    if(~rst)begin
        div_flag <= 0;
    end
    else if(cyc_cnt == (M_N - 1) || cyc_cnt == (c89 - 1))begin
        div_flag <= ~div_flag ;
    end
    else begin
        div_flag <= div_flag ;
    end
end
//输出根据flag来选择输出的分频和计数
always@(posedge clk_in or negedge rst)begin
    if(~rst)begin
        clk_cnt   <= 0 ;
    end
    else if(~div_flag)begin
        clk_cnt <= clk_cnt == (div_e - 1) ? 0 : clk_cnt + 1;//8计数
    end
    else begin
        clk_cnt <= clk_cnt == (div_o - 1) ? 0 : clk_cnt + 1;//9计数
    end
end
//切换分频
always@(posedge clk_in or negedge rst)begin
    if(~rst)begin
        clk_out_r   <= 0 ;
    end
    else if(~div_flag)begin
        clk_out_r <= clk_cnt <= ((div_e >> 2) + 1) ; //第二个<=是小于等于，意思是小于等于的时候拉高
    end
    else begin
        clk_out_r <= clk_cnt <= ((div_o >> 2) + 1) ; //
    end
end
assign clk_out = clk_out_r ;
//*************code***********//
endmodule