题解 | 同步FIFO

`timescale 1ns/1ns
/**********************************RAM************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/**********************************SFIFO************************************/
module sfifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					clk		, 
	input 					rst_n	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output reg				wfull	,
	output reg				rempty	,
	output wire [WIDTH-1:0]	rdata
);
//还是最主要写四个信号：waddr、raddr、wfull、rempty
reg [$clog2(DEPTH):0] waddr,raddr;//比实际的地址要多一位，用来判断空满；
wire wenc,renc;
assign wenc = winc & !wfull;//写使能且没写满
assign renc = rinc & !rempty;//读使能且没读空
always@(posedge clk or negedge rst_n)
if(!rst_n)
  waddr <= 0;
else
  waddr <= wenc ? (waddr +1 ) : waddr;

always@(posedge clk or negedge rst_n)
if(!rst_n)
 raddr <= 0;
else
 raddr <= renc ? (raddr + 1) : raddr;

//rempty读空： 读地址追上写地址
always@(posedge clk or negedge rst_n)
if(!rst_n)
  rempty <= 0;
else
  rempty <= (raddr == waddr);
//wfull写满：写地址-读地址=一个FIFO深度/读写地址最高位相反，其他位相同
always@(posedge clk or negedge rst_n)
if(!rst_n)
  wfull <= 0;
else
//   wfull <= (waddr == raddr + DEPTH);//写地址-读地址=一个FIFO深度
  wfull <= (waddr == {~raddr[$clog2(DEPTH)],raddr[$clog2(DEPTH)-1:0]});//读写地址最高位相反，其他位相同
(两种方法皆可）
    dual_port_RAM #(.DEPTH (DEPTH),
                    .WIDTH (WIDTH))
    dual_port_RAM (
        .wclk  (clk  ),
        .wenc  (wenc ),
        .waddr (waddr[$clog2(DEPTH)-1:0]),
        .wdata (wdata),
        .rclk  (clk  ),
        .renc  (renc ),
        .raddr (raddr[$clog2(DEPTH)-1:0]),
        .rdata (rdata)
    );
endmodule