题解 | 优先编码器电路①

`timescale 1ns/1ns

module encoder_0(
   input      [8:0]         I_n   ,
   
   output reg [3:0]         Y_n   
);
always @ (*) begin
    casex({I_n[0],I_n[1],I_n[2],I_n[3],I_n[4],I_n[5],I_n[6],I_n[7],I_n[8]})
    9'b111111111 : Y_n=4'b1111;
    9'b????????0 : Y_n=4'b0110;
    9'b???????01 : Y_n=4'b0111;
    9'b??????011 : Y_n=4'b1000;
    9'b?????0111 : Y_n=4'b1001;
    9'b????01111 : Y_n=4'b1010;
    9'b???011111 : Y_n=4'b1011;
    9'b??0111111 : Y_n=4'b1100;
    9'b?01111111 : Y_n=4'b1101;
    9'b011111111 : Y_n=4'b1110;
    default :Y_n=4'b0000;
    endcase
end
endmodule

考察casex

注意：

1. 题目上有取反，实际上不需要；
2. 另外真值表与输入对应关系如下：