联芸科技IC验证实习一面 有点难度

1.项目拷打
2.如果要配置环境（ENV）里的某个参数，除了config机制，还有其他方法吗？
3.说说interface和virtual interface有什么区别？
4.virtual interface和DUT的interface是怎么连接起来的？
5.描述一下UVM test是怎么运行起来的？比如要跑一个用例，整个平台是怎么跑起来的，test是怎么和TB（Testbench）联系起来的？
6. 具体怎么发起激励（灌激励）？比如要测试outstanding功能，sequence怎么写？
7.在平台里启动sequence有哪些方式？
8.  你觉得在实际项目中，你会常用哪一种？为什么？
9. 你觉得SystemVerilog学得怎么样？主要学了哪些内容？
10. 多态具体指的是什么？