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在一个同步数字系统中,设计者决定将时钟频率从 100MHz

[单选题]
在一个同步数字系统中,设计者决定将时钟频率从 100MHz 提升至 200MHz,而组合逻辑路径的延迟、时钟抖动(jitter)和时钟偏斜(skew)等参数保持不变。这种情况下,最有可能首先出现并且需要被解决的 时序违例(timing violation)是什么?
  • 建立时间违例 (Setup time violation)
  • 保持时间违例 (Hold time violation)
  • 建立时间和保持时间都会同等程度地违例
  • 不会产生时序违例,因为时序与时钟频率无关

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