`timescale 100ps/100ps module pulse_detect( input clka , input clkb , input rst_n , input sig_a , output sig_b ); reg sig_a_r1; reg sig_a_r2; reg sig_a_r3; wire sig_a_r ; always@(posedge clka or negedge rst_n) begin if(!rst_n) begin sig_a_r1 <= 1'b0; sig_a_r2 <= 1'b0; sig_a_r3 <= 1'b0; end ...