题解 | #根据状态转移图实现时序电路#

`timescale 1ns/1ns

module seq_circuit(
   input                C   ,
   input                clk ,
   input                rst_n,
 
   output   wire        Y   
);

reg Q1,Q0;
always @(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        Q0 <= 1'b0;
    else 
        Q0 <= (~Q1&C)|(Q0&~C);
end

always @(posedge clk or negedge rst_n)
begin
    if(!rst_n)    
        Q1 <= 1'b0;
    else 
        Q1 <= (Q1&Q0)|(~Q1&Q0&~C)|(Q1&~Q0&C);
end

assign Y = (Q1&~Q0&C)|(Q1&Q0);

endmodule