牛客550119326号 - 个人主页刷题动态

VL37	时钟分频（偶数）	2025-05-20	答案正确	< 1ms	0K	Verilog	题解
VL37	时钟分频（偶数）	2025-05-20	答案正确	< 1ms	0K	Verilog	题解
VL37	时钟分频（偶数）	2025-05-20	答案正确	< 1ms	0K	Verilog	题解
VL27	不重叠序列检测	2025-05-20	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2025-05-20	答案正确	< 1ms	0K	Verilog	题解
235511	并串转换	2025-04-10	答案正确	< 1ms	0K	Verilog	题解
235511	并串转换	2025-04-10	答案正确	< 1ms	0K	Verilog	题解
235497	序列发生器	2025-04-10	答案正确	< 1ms	0K	Verilog	题解
235521	自动售卖机	2025-04-10	答案正确	< 1ms	0K	Verilog	题解
235491	使用握手信号实现跨时钟域数据传输	2025-04-09	答案正确	< 1ms	0K	Verilog	题解
235499	根据RTL图编写Verilog程序	2025-04-08	答案正确	< 1ms	0K	Verilog	题解
234351	边沿检测	2025-04-08	答案正确	< 1ms	0K	Verilog	题解
234350	ROM的简单实现	2025-04-08	答案正确	< 1ms	0K	Verilog	题解
234316	根据状态转移图实现时序电路	2025-04-08	答案正确	< 1ms	0K	Verilog	题解
234315	根据状态转移表实现时序电路	2025-04-08	答案正确	< 1ms	0K	Verilog	题解
234314	数据选择器实现逻辑电路	2025-04-07	答案正确	< 1ms	0K	Verilog	题解
234312	使用3-8译码器①实现逻辑函数	2025-04-07	答案正确	< 1ms	0K	Verilog	题解
234311	实现3-8译码器①	2025-04-07	答案正确	< 1ms	0K	Verilog	题解
234313	用3-8译码器实现全减器	2025-04-01	答案正确	< 1ms	0K	Verilog	题解
234310	使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器	2025-03-24	答案正确	< 1ms	0K	Verilog	题解

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