2022-04-20 20:47
电子科技大学 数字IC前端设计 牛客11255817...:时序逻辑实现的时候child_mod U1里面是不是输入a,c而不是temp1和c
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杜伊特_:c <= {a[7], a};的话,那么a的符号位在c就出现两次了,一个是c的符号位,一个是除符号位以外的最高位,这样不影响吗?
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FPGA探索者:顶一顶😁
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