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1 题意整理   本题要求实现同步FIFO，FIFO的位宽和深度可配置。   2 题解主体   设计FIFO的时候一般需要考虑的有两点：   1.        FIFO的大小 FIFO的大小指就是双端口ram的大小，这个可以根据设计需要来设置。   2.        FIFO空满状态的判断 FIFO空满状态的判断通常有两种方法。       a、FIFO中的ram一般是双端口ram，...

题解思路      1、确定题目要求     一级加法器进位信号如下   这里‘+’ ‘·’符号不是‘加’和‘乘’，是‘或’和 ‘与’      则4级可以表示为如下，这里P和G是传播信号和生成信号：        因此，应该得到两个子模块：一位运算和四位逻辑      在下面模块中 f为输出的Ci+1  g为输入Gi  P为Pi  C_in为Ci   //一位加法器      module Add1     (                &...

解题思路：        题目要求实现任意奇数倍数的分频，实现分频的基本方法是采用计数器，使用输入时钟信号驱动计数器。例如实现偶数倍的n分频时，每当计数器从0计数到n/2 - 1时，输出时钟信号跳变，同时计数器归零从新开始计数。   题目要求的是奇数倍分频，且要求占空比为50%，则需要稍加调整：以五分频为例，需要输出时钟信号保持2.5个输入时钟的1，然后保持2.5个时钟的0。比如在第一个时钟的上升沿跳变为1，则在第三个时钟的下降沿跳变为0，在第六个时钟的上升沿再一次跳变为1。即需要对上升/下降两个时钟沿的进行计数。   由此得出实现奇数倍数分频的方法：加...

题解思路      1、确定题目要求   首先考虑输入输出，作为分频电路，有一个时钟输入端，clk,输出端div3,再加一个复位端（这里不加也可）所以输入 clk,rst输出 clk_out再考虑状态转换的问题。4分频占空比0.25，可以为0100或1000都行。   在时钟的作用下，应该不停的在这四种状态下转换，并且输出仅仅依赖于当前的状态,所有的整数分频器都可以按照次方法来实现。              Ps 本题题解是按照1000的状态转移进行的，不按照此状态进行，编译器可能报错但没有影响。      2、写出v代码    module huawei7(   &nb...

1、确定题目要求   通过在每个时钟源的选择路径中插入一个负边沿触发的D触发器，可以确保时钟在高电平时，输出保持不变。 通过这种反馈的方式使得在时钟切换时需要等待当前时钟取消选择，从而避免毛刺的产生。        该电路中有三个时序路径需要特别考虑：sel控制信号到两个负边沿触发触发器任意一个，DFF0的输出到DFF1的输入，DFF1输出的DFF0输入。 如果这三个路径中的任何一条信号在目标触发器时钟的捕获沿发生改变，则该寄存器的输出可能变为亚稳态。因此，需要将两个触发器的捕获沿和sel信号的发射沿设置为彼此分开，这可以通过时序约束实现，因为两个时钟之间的时序关系是已知的。      2、写...

1、确定题目要求   这是一道华为暑期实习真题，面试的时候被要求现场撸代码，不过由于是实习面试，因此相对比较简单   串并转换操作是非常灵活的操作，核心思想就是移位。串转并就是把1位的输入放到N位reg的最低位，然后N位reg左移一位，在把1位输入放到左移后的reg的最低位，这样循环，就可以得到，以最高位开始传输，最低位传输完成的N位数据了；并转串就是把并行的N位数据的最高位给1位输出，然后类似的循环左移就可以了。      2、写出v代码              module huawei5(              input...

解题思路：         题目要求编写一个序列发生器，序列的内容是固定的，而且没有输入信号。即每个状态的输出只与当前状态有关，和输入无关，是摩尔型有限状态机的特征。使用摩尔状态机可以实现功能。   解题过程：          功能较简单，使用一段式状态机即可。          定义状态机变量，每个输出之后跳变到下一个状态。       parameter  &n...

题目理解：   题目要求使用乘法器求解算术表达式，根据题目要求，首先要实现乘法器，然后分别调用乘法器两次乘法器，乘数分别是12和a，5和b，然后再将两个乘法器的输出相加。             乘法器的实现步骤可以参考乘法竖式运算的流程，如下图所示：             4bit数相乘，则需要进行4次加法。乘数a和乘数b的最低位到最高位逐位相乘再相加。即如果b的第n位为0，则乘积为0，左移n位。如b的第n位为1，则乘积为a，左移n位。由此得到了乘法器的一种简单...

1、确定题目要求   复位可以在任何时候发生，表面上看跟时钟没有关系，但真实情况是异步复位也需考虑时钟跳变沿，因为时钟沿变化和异步复位都可以引起Q端数据变化。同步复位虽然解决了当时钟的有效沿来临的时候rst的边沿也正好来临所出现的冒险与竞争。但是从综合的电路上可以看出，多了一个组合逻辑MUX。如果设计中所有的复位都是这样的，那会增加很多的资源，导致芯片面积很大，而异步复位同步释放机制可以解决这一问题。   异步复位同步释放的主要目的就是在减少资源损耗的同时避免毛刺的出现。其机制如下：   异步复位会出现亚稳态是因为无法保证clk的上升沿时，rst释放信号能够满足其建立保持时间，触发器无法判断r...

解题思路：          在两个不同时钟域之间进行数据传输，根据两个时钟域的频率快慢，可以分为多种情况，分别由对应的解决方法。而最通用的方法是使用握手信号，所谓握手信号即加入一些指示信号，在两个模块间确认数据已经被接受之后再进行下一个数据的传输。一般来说，发送端随数据发出一个数据有效信号，或者称为数据请求接受信号data_req，接收端在data_req有效时，采集数据data，进行缓存或者其他处理，所以要保证在data_req有效期间，也就是还没收到data_ack确认信号之前，传输的数据data不能发生变化。然后接收...

题意理解：       观察题目给出的RTL图，主要的器件是两个D触发器，一个与门。D触发器含有异步复位信号，且为低电平有效。data_in输入到D触发器，D触发器的输出Q是前一时刻的data_in，即data_in打一拍得到data_in_reg。与门表示data_out = data_in && !data_in_reg。再通过一个D触发器输出，这样子处理使data_in上升沿出现的时候，data_out保持一个时钟的高电平。由此可见，RTL实现了求data_in上升沿的功能。   解题过程：      ...

题解，周边，羊毛，京东卡？   或许你会羡慕别人的牛可乐？     或许你有自己独特的解题思路？      或者，你只是想来薅毛毛？           让我们往下看吧！    奖项安排    体验奖     在帖子下方@牛可乐并留言你擅长的编程方向，即视作参与此次活动，并可获得4月限定版牛客题解官头像框（有效期1个月）        新秀奖     所有报名参与此次活动的牛油，在活动期间分享的第1篇编程题题解可获得50牛币         全勤奖     每周分享3篇及以上有效编程题题解可获得70牛币     每周分享编程题题解数量最多的前5名可获得牛客商务本*1/牛客水杯*1/牛客鼠标垫*...

叮

需要一杯全奶冰咖啡来拯救

题意整理   money是预付费，根据boost的值递减，boost为0时，每个时钟减一，boost为1时，每个时钟减2。同时把每个时刻变化之后的值作为remain的值输出。当set为1时，表示玩家续费，将money的值加到remain上。当remain小于10时，将yellow的值置为1。当费用不足时，将red的值置为1，yellow的值置为0。      值得注意的是：由于在boost情况下，每个时钟remain的数值减二，所以remain不一定可以达到0，费用不足应包括两个情况：remain=0或remain =1 &&boost=...