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题意整理   对于奇数分频电路，在不考虑时钟同步时钟延迟的问题时，同时不需要考虑占空比问题时候，可以用计数器或者状态机来直接实现，本题使用计数器来实现状态的切换。   题解主体   关键在于，上升沿才能触发翻转，通过计数器来控制关键上升沿，得到对应的周期       clkin     clkout5     cnt       0     0     0       1     1     1       0     1     1       1     1     2       0     1     2       1     0     3       0     0     3 ...

题解主体   其实本质上是一个简单的数学问题，即如何使用最小公倍数得到时钟周期的分别频比。   设小数为nn，此处以8.7倍分频的时钟周期为例。   首先，由于不能在硬件上进行小数的运算（比如2.1个时钟这种是不现实的，也不存在3.3个寄存器），小数分频不能做到分频后每个时钟周期都是源时钟的nn倍，也无法实现占空比为1/2，因此，考虑小数分频，其实现方式应当为87个clkout时钟周期是10个clkin时钟周期的8.7倍。   所以很简单，根据提示，我们可以进行如下假设：首先设置有两个整数分频电路，一个是奇数一个是偶数，设其分频比为a和b，然后其分别的时钟占N/M个周期。则我们可以得到：   ...

题意整理   对于奇数分频电路，主要难点在于50%占空比的实现。单触发沿在奇数分频中是没有办法实现50%占空比的，因此需要考虑使用双边沿加组合逻辑实现50%占空比   题解主体   通过简单的状态转移表就能够得出，clkout7的翻转第一次是在上升沿，第二次是在下降沿。       clkin     clkout7     cnt       0     0     0       1     1     1       0     1     1       1     1     2       0     1     2       1     1     3       0     ...

题解主体   1、确定题目要求          根据输入，有两种状态转移：      1.5：   0 0.5 1 1.5 2   S0-S4       现态     d1     d2       现态值     现态代号     次态值     次态代号     次态值     次态代号       0     S0     0.5     S1     1     S2       0.5     S1     1     S2     1.5   O3=0     S3       1     S2     1.5   O3=0     S3     2   O...

题解主体   1、确定题目要求      首先根据信号端口图：       考虑状态转移，需要考虑的是有三输入二输出，存在状态0 0.5 1 1.5 2 2.5 3 七个状态，   这样输出信号的特性应该为： out1饮料为一位，out2找零为2位（0 1 2 3个0.5元）   因此先做转移表格：(需要注意的是，0.5/1/2是不会同时给信号的)             现态     d1     d2     d3       现态值     现态代号     次态值     次态代号     次态值     次态代号     次态值     次态代号       0 ...

题意整理   对于偶数分频电路，在不考虑时钟同步时钟延迟的问题时，直接使用D触发器级联来实现   题解主体   级联D触发器，可以得到状态转换：   关键在于，上升沿才能触发翻转，但是一个周期只有一个上升沿，因此周期翻倍       clkin     clkout2     clkout4     clkout8       0     0     0     0       1     1     1     1       0     1     1     1       1     0     1     1       0     0     1     1       1    ...

题解主体   1、确定题目要求   首先，序列为1011，因此存在5个态，命名为S0~S4   题目要求：   1 重叠检测，因此在状态转移中，判断非将不会直接返回S0   2 要求寄存器输出但延迟一拍输出结果，因此如果使用三段式描述，需要使用现态作为输出判断标准      两段式和三段式的描述方法主要是针对摩尔机来讲的，个人认为，写硬件代码不需要纠结于具体是哪一种状态机和哪一种段式分布，而应该注意实际需求：1、是否要求检测到后同步输出结果（否则结果晚一拍） 2、是否需要寄存器输出         三段式描述法状态转移逻辑         三段式包含三个进程：   第一个进程（同步时...

题解主体   1、确定题目要求   首先，序列为10111，因此存在6个态，命名为S0~S5   题目要求：   1 非重叠检测，因此在状态转移中，任何一个态判断非将会返回S0   2 要求寄存器输出且同步输出结果，即检测到10111的时钟沿就要输出结果，因此需要使用三段式描述，且使用次态作为输出判断标准      两段式和三段式的描述方法主要是针对摩尔机来讲的，个人认为，写硬件代码不需要纠结于具体是哪一种状态机和哪一种段式分布，而应该注意实际需求：1、是否要求检测到后同步输出结果（否则结果晚一拍） 2、是否需要寄存器输出         三段式描述法状态转移逻辑          ...

题意整理   本题要求实现8bit数据至16bit数据的位宽转换电路，由接口电路图可知，valid_in信号会跟随指示data_in数据有效，同时要求输出valid_out信号跟随指示data_out数据。        观察时序图需要注意：   l  valid_out和data_out是在两个数据输入之后的下一个时钟周期产生输出；   l  当仅有一个数据输入后，不会产生输出valid_out和data_out，而是会等待下一个数据到来之后完成两个数据的拼接，才产生输出valid_out和data_out。   题解主体   要实现8bit数据至16bit数据...

题意整理   本题要求实现8bit数据至12bit数据的位宽转换电路，由接口电路图可知，valid_in信号会跟随指示data_in数据有效，同时要求输出valid_out信号跟随指示data_out数据。         观察时序图需要注意：   l  valid_out和data_out是在两个数据输入之后的下一个时钟周期产生输出；   l  当仅有一个数据输入后，不会产生输出valid_out和data_out，而是会等待下一个数据到来之后完成两个数据的拼接，才产生输出valid_out和data_out。   题解主体   要实现8bit数据至12bit数...

题意整理   本题要求实现24bit数据至128bit数据的位宽转换电路，由接口电路图可知，valid_in信号会跟随指示data_in数据有效，同时要求输出valid_out信号跟随指示data_out数据。        观察时序图需要注意：   l  valid_out和data_out是在已存入5个数据且第6个数据到来后产生输出，且每个输入的数据中，低位数据会优先输出，图中第6个输入数据中的高8bit数据f2优先输出；   l  当数据缓存不满足128bit时，不会产生输出valid_out和data_out。   题解主体   要实现24bit数据至12...

题意整理   本题要求实现将4个输入数据累加之后输出，模块与上下游采用valid-ready双向握手机制。         时序图含有的信息较多，观察时序图需要注意：   l  data_out是在已接收到4个数据后产生输出；   l  在data_out准备好，valid_b拉高时，如果下游的ready_b为低，表示下游此时不能接收本模块的数据，那么，将会拉低ready_a，以反压上游数据输入；   l  当下游ready_b拉高，且valid_b为高，表示模块与下游握手成功，valid_b在下一个时钟周期拉低；   l  当下游ready_...

题意整理   本题要求实现将6个单bit输入数据拼接之后输出。        时序图含有的信息较多，观察时序图需要注意：   l  data_b是在已接收到6个数据后下一个时钟产生输出；   l  本模块与上游采用valid_ready握手机制，当valid_a拉低，表示与上游握手未成功，则此时data_a的数据无效，不存入本模块当中；   l  本模块与下游采用valid_only握手机制，这是一种单向指示性握手机制，已接收到6个数据后，valid_b拉高一个时钟周期，指示输出数据有效性   题解主体   要实现6个单bit输入数据的拼接，要用1个寄存...

题意整理          实现不同波形的输出可以使用case语句，以wave_choise作为case语句的cans.根据wave_choise的值输出不同的波形。以0为最低值，20为最高值为例（可以根据需要具体修改）。根据不同波形的需要，产生相应的数据：          方波：产生占空比50%的方波，输出0保持20个时钟，输出20保持20个时钟。          锯齿波：输出数据...

题意整理          题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，且并不是每一个数据都是有效的，需要根据data_valid信号进行判断。在状态转化过程中，当data_valid为0，表示该时刻是输入数据无效，应保持在当前状态。当data_valid为1，再根据输入数据是否匹配进行下一个状态的值。   题解主体          对于序列检测题目，常规的解法有两种：状态机法和序列缓存对比法。   状态机法的过程类似于题意理解中提...